Se requiere una tarjeta de red siempre que esté conectada a una LAN. Una tarjeta de red incluye principalmente las dos capas inferiores de OSI, la capa física y la capa de enlace de datos. El chip en la capa física se llama PHY, y el chip en la capa de enlace de datos se llama controlador MAC.
Este artículo tiene como objetivo aprender el conocimiento básico de MAC y PHY de Ethernet, resumir el marco del sistema y los principios de composición del hardware físico, y comprender varias interfaces.
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PHY es el transceptor de interfaz física, que implementa la capa física. Incluye subcapa MII/GMII (interfaz independiente de medios), subcapa PCS (subcapa de codificación física), subcapa PMA (conexión de medio físico), subcapa PMD (dependiente del medio físico), subcapa MDI. Define las señales eléctricas y ópticas, el estado de la línea, la referencia del reloj, la codificación de datos y los circuitos necesarios para la transmisión y recepción de datos, y proporciona interfaces estándar para dispositivos de capa de enlace de datos. El chip de capa física se llama PHY.
MAC es la abreviatura de Media Access Control, es decir, el protocolo de subcapa de Media Access Control. El protocolo se encuentra en la mitad inferior de la capa de enlace de datos en el protocolo OSI de siete capas y es el principal responsable de controlar y conectar el medio físico de la capa física.
Al enviar datos, el protocolo MAC puede juzgar de antemano si los datos se pueden enviar, si se pueden enviar, agregará información de control a los datos y, finalmente, enviará los datos y la información de control a la capa física en un formato específico. ; al recibir datos, MAC El protocolo primero juzga si hay un error de transmisión en la información de entrada, y si no hay error, la información de control se elimina y se envía a la capa LLC. La MAC Ethernet está definida por el estándar Ethernet IEEE-802.3.
MII es Media Independent Interface, también llamada Media Independent Interface. Es un estándar industrial de Ethernet definido por IEEE-802.3. Incluye una interfaz de datos y una interfaz de gestión entre MAC y PHY. La interfaz de datos consta de dos canales independientes para el transmisor y el receptor. Cada canal tiene sus propios datos, reloj y señales de control.
Se requieren un total de 16 señales para la interfaz de datos MII. La interfaz de gestión es una interfaz de dos señales: una es una señal de reloj y la otra es una señal de datos. A través de la interfaz de gestión, las capas superiores pueden monitorear y controlar la PHY.
Se puede observar que MAC y PHY, una es la capa de enlace de datos y la otra es la capa física, ambas transmiten datos a través de MII.
Desde la perspectiva del hardware, la interfaz de circuito de Ethernet generalmente se compone de CPU, controlador MAC (Control de acceso a medios) e interfaz de capa física PHY:
las tres partes anteriores no son necesariamente chips independientes, principalmente de la siguiente manera:
(1) La CPU integra MAC y PHY, lo cual es difícil;
(2) La CPU integra el MAC y el PHY adopta un chip independiente (solución principal);
(3) La CPU no integra MAC y PHY, y MAC y PHY usan chips independientes o chips integrados (uso de gama alta).
PHY integra una gran cantidad de hardware analógico, y MAC es un dispositivo totalmente digital típico. El área del chip y la arquitectura híbrida analógica/digital son las razones para integrar MAC en el microcontrolador y dejar PHY fuera del chip. La tecnología de chips más flexible y más densa ha permitido la integración de MAC y PHY en un solo chip.
Tome el MAC integrado internamente de la CPU de uso común, PHY adopta una solución de chip independiente como ejemplo, la línea punteada indica que la CPU y el MAC están integrados juntos, y el chip PHY está conectado al MAC en la CPU a través de la interfaz MII.
Para esta solución, la solución de hardware es más simple que la independiente.Hay dos interfaces de hardware importantes entre PHY y MAC:
(1) interfaz de bus MDIO, principalmente para completar la configuración de registro de la CPU para el chip PHY;
(2) MII es Interfaz independiente de medios, también llamada Interfaz independiente de medios. Los comunes son MII, RMII, GMII, RGMII, etc. "Independiente de los medios" significa que cualquier tipo de dispositivo PHY funcionará sin rediseñar o reemplazar el hardware MAC. La interfaz de datos MII requiere un total de 16 señales, que incluyen:
Transmitir datos - TXD[3:0]
Transmitir luz estroboscópica - TX_EN
Reloj de transmisión - TX_CLK
Error de transmisión - TX_ER/TXD4
Recibir datos - RXD[3:0]
Recibir luz estroboscópica - RX_DV
Recibir reloj - RX_CLK
Error de recepción - RX_ER/RXD4
Indicación de colisión - COL
Sentido portador - CRS
En términos generales, incluye un conjunto de señales para que IC lea y escriba PHY: MDC (reloj), MDIO (datos) como dos conjuntos de relojes para referencia de muestreo de datos, la frecuencia debe ser de 25 MHz (TX_CLK, RX_CLK) Salida de 4 bits , Bus de entrada (TX[0:3], RX[0:3]); notificar a la otra parte para preparar salida de datos de entrada, señal de inicio de entrada (TX_EN); salida, señal de notificación de error de entrada (TX_ER, RX_ER); la notificación señal (RX_DV) de datos de entrada válidos, la señal de colisión (Col) de congestión de la red. Como señal de respuesta de la portadora (CRS), el potencial puede ser de +5 V o +3,3 V.
MII transmite datos bidireccionalmente en 4 bits, es decir, modo de medio byte, con una frecuencia de reloj de 25 MHz, y su frecuencia de trabajo puede alcanzar los 100 Mb/s. El MII transmite todos los datos y el control de datos de la red, mientras que el MAC determina el estado de funcionamiento de la PHY y controla la PHY mediante el uso de la interfaz SMI (interfaz de administración en serie) para leer y escribir los registros de la PHY. Parte de los registros en PHY están definidos por IEEE, de modo que PHY refleja su estado actual en los registros, y MAC lee continuamente el registro de estado de PHY a través del bus SMI para conocer el estado actual de PHY, como la velocidad de conexión y la capacidad de dúplex esperan. Por supuesto, también puede configurar los registros PHY a través de SMI para lograr fines de control, como el control de flujo de apertura y cierre, el modo de negociación automática o el modo obligatorio, etc.
Ya sea el bus MII y el bus SMI conectados físicamente o el registro de estado y el registro de control del PHY, existen especificaciones IEEE, por lo que los MAC y PHY de diferentes compañías pueden funcionar en armonía. Por supuesto, para cooperar con algunas funciones únicas de PHY de diferentes empresas, el controlador debe modificarse en consecuencia.
SMI es la interfaz de registro PHY de acceso al núcleo MAC. Se compone de dos líneas, dúplex, MDC es el reloj y MDIO es la comunicación de datos bidireccional. Es similar al bus I2C en principio y también puede acceder a múltiples PHY diferentes. a través del autobús.
Características básicas de MDC/MDIO:
Sistema de dos hilos: MDC (línea de reloj) y MDIO (línea de datos).
Frecuencia de reloj: 2,5 MHz
Método de comunicación: sistema de bus, la cantidad de PHY que se pueden conectar al mismo tiempo es 32
A través de la interfaz SMI, el chip MAC sondea activamente el chip de la capa PHY para obtener información de estado y emitir información de comando.
Más tarde, con el fin de soportar el puerto Gigabit Ethernet, comenzó la interfaz MII de Gigabit Ethernet, es decir, la interfaz GMII. RGMII se usa más comúnmente ahora, lo que reduce la cantidad de pines entre MAC y PHY. La señal de datos y la señal de control se mezclan y se muestrean al mismo tiempo en los bordes ascendente y descendente del reloj de trabajo.
La relación correspondiente es la siguiente:
El ancho de banda de 10 M corresponde a 2,5 MHz, porque 4 bits * 2,5 M = 10Mbps
El ancho de banda de 100M corresponde a 25MHz, porque 4bit*25M=100Mbps
El ancho de banda de 1000 M corresponde a 125 MHz, 4 bits * 125 M = 1000 Mbps, porque la frecuencia de 250 MHz es demasiado alta, por lo que se utiliza la tecnología de muestreo de doble filo (lo que traerá complejidad al diseño).